Pourquoi le courant de retour suit-il la piste a haute frequence et non le chemin resistif le plus court ?

Au-dela d'environ 100 kHz, le courant de retour emprunte le chemin de plus faible impedance totale, et le terme inductif domine la resistance. La configuration qui minimise l'inductance de boucle est celle ou le courant de retour circule dans le plan de reference directement sous la piste signal, parce qu'elle minimise la surface de boucle. C'est l'effet de plan image. En dessous de 10 kHz, le retour s'etale pour minimiser la resistance, ce qui ne passe presque jamais sous la piste. La transition est progressive, mais en numerique ou en RF on raisonne en HF: le plan de reference est sacre. Une discontinuite (fente, decoupe, manque de cuivre) sous un signal rapide devient une petite antenne en boucle qui rayonne et couple aux voisins.

Quel est le bon empilage pour un PCB 4 couches propre en CEM ?

L'empilage de reference est signal / GND / power / signal. Le plan de masse se trouve directement sous la couche de signal du dessus, ce qui donne a chaque piste superieure un chemin de retour serre. Le plan d'alimentation est en couche 3, et la couche inferieure porte des signaux plus lents. La paire de plans GND-power apporte une capacite de decouplage inherente, typiquement 100 a 300 pF/cm^2 selon le dielectrique et l'epaisseur. Eviter signal / power / GND / signal: les pistes du dessus referencent alors un plan d'alimentation bruite et coupe par chaque domaine de puissance. Pour les conceptions mixtes ou rapides, un empilage 6 couches (signal / GND / signal / power / GND / signal) donne aux deux couches de routage interieures une masse dediee et fait chuter sensiblement le rayonnement.

Comment fonctionne une strategie de decouplage a trois niveaux ?

Les trois niveaux couvrent trois plages de frequence. Les condensateurs de reservoir (bulk), typiquement 10 a 100 uF en tantale ou polymere, tiennent le rail lors des transitoires en kHz et stabilisent la tension au demarrage. Les valeurs intermediaires, 100 nF a 1 uF MLCC X7R ou X5R, couvrent la plage MHz ou se concentre l'essentiel du contenu de commutation numerique. Les condensateurs HF, 1 a 10 nF en boitier 0201 a geometrie inversee pour reduire l'ESL, traitent les dizaines a centaines de MHz ou dominent les harmoniques des fronts rapides. Entre bulk et HF apparait une antiresonance ou l'impedance parallele forme un pic; un trace Z(f) la revele. Le montage compte plus que le nombre: une capa 1 nF au bout d'un via long se comporte comme une inductance a 200 MHz et ne sert a rien.

Que se passe-t-il si un signal rapide traverse une coupure de plan ?

Le courant de retour ne peut plus passer sous la piste a la coupure. Il doit contourner l'extremite de la fente ou sauter via un condensateur de decouplage. Le detour augmente la surface de boucle de plusieurs ordres de grandeur et transforme la paire piste plus retour en antenne efficace. Les emissions conduites aux harmoniques augmentent typiquement de 10 a 20 dB par rapport a la meme piste sur un plan continu. La correction est structurelle: ne pas router de signaux rapides au-dessus de coupures. En cas d'impossibilite, placer un condensateur 100 nF X7R 0402 a quelques millimetres du point de croisement pour fournir un retour HF. La capa est un palliatif, pas une solution; une fente, une capa, a chaque fois.

Quand utiliser un spread spectrum clocking ?

Le spread spectrum clocking (SSC) module la frequence d'horloge typiquement de 0,5 a 2 pour cent a un taux triangulaire de 30 a 33 kHz. L'energie qui etait concentree dans une raie etroite s'etale sur une bande, ce qui fait baisser l'amplitude crete de 6 a 10 dB au recepteur EMI en detection quasi-crete. C'est la correction la plus simple cote source quand un pic d'emission quasi-crete depasse de 3 a 6 dB la limite CISPR 32 classe B. La reserve est la tolerance aval. USB 3.x et SATA autorisent explicitement le SSC. PCIe definit SRIS pour le gerer sur un lien. Les PHY Gigabit Ethernet, certains controleurs DDR et les liens video synchrones peuvent perdre le verrouillage quand le SSC est active sur la mauvaise reference. Verifier la datasheet du recepteur avant d'activer le SSC.

Pourquoi une perle de ferrite sur un rail d'alimentation peut-elle aggraver la CEM ?

Une perle de ferrite est une resistance dependante de la frequence en serie avec le rail, qui dissipe l'energie HF en chaleur. Elle possede aussi une inductance, et combinee avec les condensateurs de bypass de part et d'autre, elle forme un circuit resonant LC. A la resonance, l'impedance vue par la charge augmente fortement, le rail rebondit sous transitoire de courant, et le systeme rayonne plus que sans la perle. Le facteur Q de la resonance peut depasser 10 dans une configuration mal amortie. La correction consiste soit a amortir la resonance par une petite resistance serie (0,5 a 2 ohm) en parallele avec la perle, soit a dimensionner le condensateur de bypass pour repousser la resonance sous le spectre de courant de charge. Ne jamais poser une perle de ferrite sur une alimentation analogique ou PLL sensible sans mesurer l'impedance du rail en fonction de la frequence.

Comment traiter les points d'entree ESD sur le PCB ?

Chaque port externe (USB, Ethernet, HDMI, alimentation, boutons mecaniques, alimentation d'antenne) est un point d'entree potentiel pour l'ESD. La strategie cote PCB combine trois elements. Une diode TVS (transient voltage suppressor) placee a quelques millimetres du connecteur, entre la ligne et la masse chassis, ecrete l'impulsion avant qu'elle n'atteigne un circuit integre. Un retour court et de faible inductance, ideale via direct vers un ilot de masse chassis sous le connecteur, evacue l'impulsion. Un element serie (resistance, ferrite ou self de mode commun) entre le TVS et le CI protege ajoute l'impedance qui permet a l'ecreteur de faire son travail. Des pistes longues entre connecteur et TVS, ou un TVS reference a la masse signal sans retour chassis, font passer l'impulsion a travers la protection.

Quelles sont les erreurs de conception PCB les plus frequentes qui font echouer la CEM ?

Cinq reviennent. Premiere, des signaux rapides routes au-dessus de coupures de plan sans condensateur de couture. Deuxieme, des condensateurs de decouplage places du cote oppose du via par rapport a la broche du CI, ce qui ajoute l'inductance du via a la boucle. Troisieme, des changements de couche sur signaux rapides sans vias de couture proches entre plans de reference, forcant le courant de retour a faire un detour. Quatrieme, une distribution d'horloge par longue chaine en marguerite plutot qu'en point-a-point a terminaison source. Cinquieme, des perles de ferrite installees en serie sur une alimentation analogique ou PLL sensible sans mesurer l'impedance resultante en fonction de la frequence. Chacune seule peut ajouter 10 dB aux emissions rayonnees; cumulees, elles expliquent la majorite des echecs au premier passage CEM sur des conceptions par ailleurs saines.

Conception PCB pour la CEM: retours, decouplage, empilage

Auteur Hugues Orgitello Mis à jour le 27 mai 2026 ~17 min de lecture

Guide, Conception PCB pour la CEM

Un PCB propre en CEM des le premier essai formel est rarement un coup de chance. C'est le resultat d'une discipline de conception appliquee a quatre niveaux: un chemin de retour ininterrompu sous chaque signal rapide, un empilage qui place la masse adjacente aux signaux rapides, une strategie de decouplage a trois niveaux avec des vias vers les pastilles dont l'inductance est minimisee, et des points d'entree ESD ecretes avant tout circuit integre. Les references de cette discipline sont Electromagnetic Compatibility Engineering de Henry Ott (2009) et High-Speed Digital Design de Howard Johnson (1993). Les consequences normatives d'une erreur se mesurent contre CISPR 32 (2015) pour les emissions et IEC 61000-4-2 (2008) pour l'immunite aux decharges electrostatiques. Ce guide deroule les choix de conception qui decident du passage ou de l'echec.

Le principe du courant de retour

Tout courant signal a un courant de retour. La question est par quel chemin. A basse frequence (en dessous de 10 kHz), le retour s'etale dans le plan de reference pour minimiser la resistance, ce qui ne passe en general pas sous la piste. Au-dessus d'environ 100 kHz, le terme inductif domine: le retour se concentre directement sous la piste signal parce que cela minimise la surface de boucle, donc l'inductance de boucle. C'est l'effet de plan image, decrit en detail dans Ott (2009, chapitre 10) et Johnson (1993, chapitre 5).

Pour toute conception numerique ou RF au-dessus de quelques MHz, l'hypothese de travail est le cas HF: le retour est sous la piste, et le plan de reference doit etre ininterrompu sur tout le parcours du signal.

Consequences d'une reference discontinue

Quand le plan de reference est coupe par une fente, une frontiere entre domaines d'alimentation, un cluster d'antipads ou un degagement thermique, le retour HF ne peut plus suivre sous la piste. Il doit contourner la discontinuite. Le contournement cree une boucle, et la boucle est une antenne.

Discontinuite	Surface de boucle typique ajoutee	Hausse des emissions a la resonance de la boucle
Fente de 1 mm sous une piste 100 MHz	0,5 cm^2	6 a 10 dB
Coupure de domaine d'alimentation sans capa de couture	2 a 5 cm^2	10 a 20 dB
Changement de couche sans via de couture	1 a 3 cm^2	8 a 15 dB
Cluster d'antipads (echappement BGA)	0,2 a 1 cm^2	3 a 8 dB

La regle qui en decoule est structurelle: chaque signal rapide a besoin d'un plan de reference ininterrompu sur toute sa longueur, sur la couche immediatement au-dessus ou au-dessous.

Ce qui compte comme rapide

La vitesse au sens CEM n'est pas la frequence d'horloge mais le temps de montee. Un front de 1 ns contient de l'energie significative jusqu'a environ 350 MHz. Un front de 200 ps (typique des E/S de FPGA recents) contient de l'energie au-dela de 1,5 GHz. La relation est approximativement f_knee = 0,35 / t_r. En dessous de f_knee le signal apparait localise; au-dessus, la piste est une ligne de transmission et la discipline de plan de reference s'applique pleinement.

Choix d'empilage

L'empilage est la premiere decision de conception dont depend le resultat CEM. Une fois fabrique, il ne peut etre change sans un nouveau lot.

4 couches: signal / GND / power / signal

L'arrangement 4 couches par defaut, sain, adapte a la plupart des conceptions numeriques grand public ou industrielles en dessous de quelques centaines de MHz.

Couche	Fonction	Justification CEM
1 (top)	Signal, rapide	Adjacente au plan de masse, retour serre
2	Plan GND	Reference ininterrompue pour la couche 1
3	Plan power	Capacite plan-pair avec GND, distribue l'alimentation
4 (bottom)	Signal, lent	Reference le plan power, pour signaux basse vitesse ou DC

La capacite inherente de 100 a 300 pF/cm^2 entre les couches 2 et 3 agit comme un condensateur de decouplage distribue, particulierement efficace dans la plage 100 MHz a 1 GHz ou les capacites discretes perdent en efficacite a cause de l'ESL. La configuration signal / power / GND / signal est le miroir dangereux: les pistes du dessus referencent un plan d'alimentation coupe par chaque frontiere de domaine, et le systeme rayonne en consequence.

6 couches: signal / GND / signal / power / GND / signal

Le standard pour les conceptions mixtes, les convertisseurs a decoupage, les interfaces memoire rapides et toute carte a domaines d'horloge multiples.

Couche	Fonction	Justification CEM
1 (top)	Signal, rapide	Reference le plan GND de la couche 2
2	Plan GND	Reference pour les couches 1 et 3
3	Signal, moyen	Entre deux plans de reference (GND couche 2, power couche 4)
4	Plan power	Capacite plan-pair avec la couche 5
5	Plan GND	Reference pour les couches 4 et 6
6 (bottom)	Signal, rapide	Reference le plan GND de la couche 5

Les deux couches de routage les plus denses (1 et 6) ont une masse dediee. La couche signal interieure 3 est encadree par GND au-dessus et power en dessous, ce qui est une reference acceptable si le plan power est bien decouple. Le couplage croise entre couches 1 et 3 (ou 3 et 6) est attenue par le plan intermediaire.

8 couches et au-dela

Les conceptions RF mixtes, DDR3 et au-dela, et les FPGA denses utilisent typiquement 8 ou 10 couches. Le principe ne change pas: chaque couche signal adjacente a un plan de masse, plans d'alimentation apparies a des plans de masse pour la capacite inherente, domaines RF et horloge sensibles sur des couches encadrees par GND. Le surcout de deux couches supplementaires est faible compare a un respin apres echec CEM.

Capacite plan-pair

Deux plans cuivre paralleles separes par un dielectrique fin forment un condensateur distribue. La densite capacitive depend de la permittivite et de l'espacement:

Espacement	Dielectrique (Er ~ 4,3)	Densite capacitive
100 um (4 mil)	FR4	380 pF/cm^2
200 um (8 mil)	FR4	190 pF/cm^2
500 um (20 mil)	FR4	76 pF/cm^2
50 um (2 mil)	materiau haut Er	jusqu'a 1500 pF/cm^2

Un PCB de 10 cm par 10 cm avec une paire GND-power espacee de 4 mil possede 38 nF de capacite distribuee avec une ESL pratiquement nulle. Cette capacite domine au-dessus de 200 MHz, ou chaque MLCC discrete apparait inductive.

Decouplage a trois niveaux

Une seule valeur de condensateur ne peut pas decoupler un rail numerique sur tout le spectre de commutation. La reponse classique (Ott 2009, Johnson 1993) est un reseau a plusieurs niveaux: chaque niveau couvre une plage de frequence, et ensemble ils maintiennent l'impedance Z(f) vue par le CI sous une valeur cible sur toute la bande.

Les trois niveaux

Niveau	Valeur typique	Technologie	Plage de frequence couverte
Reservoir	10 a 100 uF	Tantale, polymere, electrolytique	DC a quelques centaines de kHz
Intermediaire	100 nF a 1 uF	MLCC X7R ou X5R, 0402 ou 0603	100 kHz a 30 MHz
HF	1 a 10 nF	MLCC NP0/C0G ou X7R, 0201 a geometrie inversee	30 MHz a 500 MHz

Le reservoir tient le rail durant les transitoires lents (echelon de charge au demarrage, rampes). L'intermediaire couvre le gros du contenu de commutation numerique. La HF traite les harmoniques des fronts rapides, ou se concentrent les pics d'emission rayonnee.

Antiresonance

Entre deux condensateurs de valeurs differentes apparait une antiresonance: une frequence ou la combinaison parallele apparait comme un circuit ouvert. Le mecanisme: le condensateur de plus petite valeur est inductif a cette frequence (au-dessus de sa SRF), le plus grand l'est aussi mais avec plus d'inductance, et leur combinaison parallele resonne avec la petite capacite residuelle.

La parade n'est pas "ajouter plus de capacites", ce qui peut creuser l'antiresonance. C'est de choisir des valeurs dont les SRF sont assez proches pour que les pics d'impedance restent sous le Z(f) cible. Une mesure (analyseur de reseau vectoriel ou simulation dans un outil de power integrity) est le seul moyen de confirmer.

Le montage compte plus que le nombre

L'efficacite d'un condensateur est dominee par l'inductance de boucle entre la broche du CI et le condensateur, aller-retour. Les choix de montage qui pilotent cette boucle:

Vias adjacents aux pastilles (via-in-pad ou vias a moins de 0,2 mm de la pastille de la capa), pas en bout de fanout de 2 mm.
Retour large: un via de masse pour chaque via d'alimentation sur la capa, ideale du meme cote du boitier.
Meme face que le CI: une capa de decouplage de l'autre cote du PCB, reliee par des vias longs, ajoute 1 a 2 nH d'inductance et ne sert a rien au-dessus de 100 MHz.
Geometrie inversee 0201 (terminaisons sur le grand cote) reduit l'ESL d'environ 40 pour cent par rapport a la geometrie standard.

Le meme condensateur 1 nF peut presenter une ESL effective entre 0,3 et 3 nH selon le montage. A 300 MHz, c'est la difference entre 0,6 ohm et 6 ohm d'impedance.

Inductance d'etalement et inductance de via

Chaque via ajoute environ 0,5 nH d'inductance pour un PCB standard de 1,6 mm (la valeur s'ajuste avec la longueur du via, faiblement avec le diametre). Les chemins a fort courant (alimentation, retours sous un convertisseur a decoupage) transportent plusieurs amperes de courant HF, et meme une faible inductance se traduit en chutes de tension significatives.

La contre-mesure est la redondance de vias: deux, quatre ou huit vias en parallele pour les entrees-sorties de puissance et de masse vers les plans internes. Deux vias divisent par deux l'inductance, quatre la divisent grossierement par quatre. Le surcout de surface est modeste, le benefice CEM substantiel.

Regles de routage haute vitesse

Impedance controlee

Au-dessus de f_knee, les pistes se comportent en lignes de transmission. Une impedance desadaptee provoque reflexions, ringing et emission large bande. Les cibles utilisees en pratique:

Application	Impedance cible
Numerique single-ended (CMOS LVTTL)	50 ohm
Differentiel LVDS, USB 2.0	90 ohm differentiel
Differentiel USB 3.x, HDMI, PCIe, Ethernet 1000BASE-T	100 ohm differentiel
DDR3/DDR4 single-ended	40 a 50 ohm
DDR3/DDR4 strobes differentiels	80 a 100 ohm differentiel
Lignes RF (Wi-Fi, BLE, sub-GHz)	50 ohm

Le fabricant PCB confirme la largeur de piste, l'espacement et l'empilage qui atteignent la cible a +/- 10 pour cent typiquement. Specifier l'impedance dans les notes de fabrication, pas seulement une largeur de piste.

Appariement de longueur

Les bus paralleles (DDR, MIPI DSI/CSI, LCD parallele, HBM) exigent un appariement de longueur sur tous les signaux d'un groupe. Les paires differentielles exigent un appariement entre P et N pour maintenir le contenu de mode commun sous le seuil d'emission.

Bus	Tolerance d'appariement typique
DDR3 byte lanes	+/- 25 mil dans le byte
DDR4 byte lanes	+/- 5 a 10 mil dans le byte
MIPI DSI/CSI	+/- 25 mil entre lanes
USB 2.0 differentiel	+/- 50 mil de skew P/N
USB 3.x differentiel	+/- 5 mil de skew P/N
HDMI 2.0	+/- 10 mil de skew P/N
Gigabit Ethernet	+/- 50 mil de skew P/N, +/- 250 mil entre paires

Les serpentins a angles vifs ajoutent des reflexions a chaque coin. Les meandres en accordeon (arrondis) ou bases sur des arcs sont preferes pour les paires differentielles rapides. Garder le meandre hors de la zone de fort couplage de la paire.

Changements de couche et vias de couture

Quand un signal rapide change de couche, le courant de retour doit aussi changer de plan de reference. Si les deux plans sont au meme potentiel (tous deux GND ou tous deux power), un via de couture place a 2 a 3 mm du via signal fournit un chemin de retour direct. Si les deux plans sont a des potentiels differents (un GND, un power), un condensateur de couture (typiquement 100 nF X7R) les ponte en HF.

Un changement de couche sans via de couture ni capa proche force le courant de retour a faire un detour par la connexion disponible suivante, qui peut etre a plusieurs dizaines de millimetres. La surface de boucle ajoutee est importante, et les emissions aux harmoniques montent en consequence.

Distribution d'horloge

Les lignes d'horloge sont les radiateurs les plus efficaces sur un PCB typique: periodiques, a fronts vifs, souvent de forte amplitude. La discipline de conception:

Point-a-point a terminaison source: resistance serie de 22 a 33 ohm en sortie du driver, charge unique en bout, pas de stubs. La resistance serie amortit les reflexions et ralentit legerement le front, ce qui fait baisser le contenu haute frequence de 6 a 10 dB.
Pas de chaine en marguerite sauf topologie expressement concue (buffer de fan-out clock vers plusieurs spurs apparies en longueur).
Discipline de plan de reference: les pistes d'horloge ne traversent jamais de coupure et ne changent pas de couche sans via de couture.
Routage protege: ou la place le permet, cuivre de masse de part et d'autre de la piste d'horloge, avec vias de couture tous les quarts de longueur d'onde du plus haut harmonique d'interet.

Spread spectrum clocking (SSC)

Le SSC module la frequence d'horloge de 0,5 a 2 pour cent a un taux triangulaire de 30 a 33 kHz. Le resultat a l'analyseur de spectre est une raie qui s'est elargie en plateau. En detection quasi-crete CISPR (CISPR 32, 2015), le niveau mesure chute de 6 a 10 dB aux pics etroits.

Le SSC est une correction cote source, appliquee dans le generateur d'horloge (PLL, synthetiseur fractionnaire). La contrainte est la tolerance aval:

Lien	Support du SSC
USB 3.x	Autorise et specifie, downspread 0,5 pour cent a 30 a 33 kHz
SATA	Autorise, downspread 0,5 pour cent
PCIe	Autorise via SRIS (horloge de reference separee avec SSC independant)
Gigabit Ethernet (1000BASE-T)	Generalement non, le PHY se recale sur une reference fixe
Video synchrone (RGB parallele)	Pas sur l'horloge pixel
DDR	Depend du controleur memoire, verifier la datasheet

Un SSC active sur une horloge fournie a un recepteur non tolerant provoque perte de lien ou corruption de donnees, ce qui est une defaillance pire que le pic CEM qu'il devait corriger.

Specificites mixed-signal et RF

Layout du quartz

L'oscillateur a quartz est une petite antenne a la frequence d'horloge systeme. A traiter en RF:

Pistes courtes entre les broches du quartz et les condensateurs de charge et les broches de l'oscillateur, typiquement moins de 5 mm.
Anneau de masse de garde autour du quartz et des capacites de charge, cousu au plan de masse principal par des vias tous les 2 a 3 mm.
Pas de routage sous le quartz sur les couches adjacentes.
Ilot de masse local reference par un point unique a la masse systeme si l'oscillateur est sur un rail analogique sensible.

Un quartz pose au milieu du routage numerique sans anneau de garde devient a la fois victime (jitter du au bruit de commutation) et source (harmoniques diffusees par couplage aux pistes voisines).

Alimentations a decoupage

Les convertisseurs a decoupage sont des sources HF voulues. La strategie PCB concentre la boucle a fort di/dt et filtre le reste:

Filtre EMI d'entree: une capa Y (ligne-vers-chassis), une capa X (ligne-vers-ligne), et une self de mode commun, placees avant l'entree du convertisseur. Dimensionnees aux limites d'emissions conduites de CISPR 32 ou de la norme produit applicable.
Layout du bootstrap et du noeud de commutation: la boucle a fort di/dt (capa d'entree, switch high-side, switch low-side ou diode, retour a la capa d'entree) est gardee geometriquement minuscule, ideale sous 10 mm^2. Le cuivre du noeud de commutation est dimensionne au courant mais pas plus large que necessaire (c'est la source en champ proche la plus forte).
Snubbers: un snubber RC en travers du switch low-side amortit le ringing a la resonance du noeud de commutation, typiquement 50 a 200 MHz sur un buck.
Inductances blindees: une self blindee magnetiquement (noyau drum avec blindage, ou cube composite) reduit le rayonnement en champ proche de 6 a 15 dB par rapport a une self non blindee equivalente.
Perle de ferrite en sortie: optionnelle, mais attention au piege de resonance (voir plus bas).

Pour le contexte de conformite plus large, voir emissions rayonnees et immunite RF conduite.

Perles de ferrite, le piege de la resonance

Une perle de ferrite presente une faible resistance DC et une impedance HF elevee (typiquement 100 a 1000 ohm a 100 MHz). Placee en serie avec un rail d'alimentation, elle dissipe l'energie HF. Elle a aussi une inductance serie (5 a 50 nH en dessous de la zone absorbante), et cette inductance combinee aux capacites de bypass de part et d'autre forme un tank LC resonant.

A la frequence de resonance, l'impedance vue par la charge augmente fortement. Le facteur Q peut depasser 10. Un transitoire de courant a la resonance excite le tank: le rail rebondit, le CI part en faute, et le systeme rayonne plus que sans la perle.

Parades:

Amortir par une resistance serie: 0,5 a 2 ohm en serie avec la capa de bypass (ou comme chemin separe) ramene le Q a 1 ou 2.
Dimensionner la capa de bypass pour repousser la resonance sous le spectre de courant de charge.
Mesurer Z(f) a l'analyseur de reseau vectoriel avant de figer.
Eviter les perles de ferrite sur les alimentations PLL, ADC reference et analogiques sensibles sauf si la resonance est caracterisee et amortie.

Une perle de ferrite est un outil efficace quand sa resonance est comprise et amortie, un piege quand elle est posee sur un schema en "filtre EMI generique".

Cables, blindage, entree ESD

Blindage de cable et pigtails

Les cables externes vehiculent les emissions conduites hors de la boite et les perturbations conduites a l'interieur. Le blindage est efficace seulement si sa terminaison est a 360 degres autour du corps du connecteur, en continuite electrique avec le chassis. Un pigtail (le blindage rassemble sur un fil unique et soude a une broche) est une connexion inductive: a 100 MHz, un pigtail de 20 mm presente environ 20 nH d'inductance, equivalent a 12 ohm d'impedance, dominante par rapport a la resistance HF du blindage.

La consequence cote PCB est la liaison de masse chassis au connecteur: une connexion a faible impedance multi-vias vers un ilot de masse chassis, distinct de la masse signal si la conception utilise des masses separees.

Selfs de mode commun en entree de cable

Une self de mode commun (deux enroulements sur un noyau unique, courants en sens opposes en mode differentiel, additifs en mode commun) presente une impedance elevee aux courants de mode commun et faible aux signaux differentiels. Placee en entree de cable (Ethernet, USB, sortie commande moteur), elle attenue les courants de mode commun de resonance de cable qui rayonnent efficacement.

Le positionnement compte: la self va avant la section qui rayonne, c'est-a-dire pres du point d'entree du cable sur le PCB, pas enterree au milieu de la carte. Une self de mode commun placee apres que le rayonnement a deja couple au cable est inefficace.

Points d'entree ESD

Chaque port externe est un point d'entree ESD potentiel: USB, Ethernet, HDMI, jack audio, alimentation, boutons mecaniques, alimentations d'antenne. La strategie PCB, alignee sur IEC 61000-4-2:

Diode TVS a quelques millimetres du connecteur, entre la ligne et la masse chassis, dimensionnee pour ecreter le contact-discharge typique (8 kV crete, 30 ns de montee).
Retour court a faible inductance: un via direct de la cathode TVS vers un ilot de masse chassis sous le connecteur, pas un routage traversant la carte vers un point de masse lointain.
Element serie entre TVS et CI protege: 0 a 22 ohm pour les lignes haute vitesse, ferrite 33 a 100 nH pour les lignes plus lentes, ou self de mode commun pour les paires differentielles. L'impedance serie permet au TVS d'ecreter; sans elle, l'impulsion se propage autour du TVS par action de ligne de transmission.
Ilot de masse local sous le connecteur, liee au chassis par un chemin a faible inductance (vias multiples ou liaison chassis par vissage).

Un TVS place loin du connecteur, ou reference a la masse signal sans retour chassis, est decoratif. L'impulsion passe a cote sur la longue piste et atteint le CI protege quasiment inchangee.

Pour la methode d'essai et la forme d'onde, voir ESD IEC 61000-4-2 et le contexte plus large d'immunite rayonnee.

Pieges qui font echouer l'essai formel

Les causes recurrentes d'echec au premier passage CEM sur des conceptions par ailleurs saines.

Piege	Mecanisme	Penalite typique
Signal rapide au-dessus d'une coupure de plan, sans capa de couture	Detour du courant de retour, boucle antenne	+10 a 20 dB d'emissions rayonnees aux pics d'harmoniques
Capa de decouplage du cote oppose du via par rapport au CI	Inductance de via en serie avec la capa	Decouplage efficace seulement sous 30 MHz
Changement de couche sans via ni capa de couture	Detour du courant de retour au via	+8 a 15 dB aux harmoniques affectes
Distribution d'horloge en chaine marguerite	Plusieurs points de reflexion, stubs qui rayonnent	Pics d'harmoniques d'horloge 6 a 12 dB trop hauts
Pistes longues entre connecteur et TVS	L'impulsion passe a cote de l'ecreteur	Echec ESD sur IEC 61000-4-2 contact +/- 4 kV
Self de mode commun apres la section qui rayonne	La self ne voit pas le courant de mode commun	Pas d'effet sur l'emission cable
Perle de ferrite en serie sur rail PLL ou analogique	Resonance LC sous-amortie avec les capas de bypass	Rebond de rail, bruit conduit en sortie
Cable d'horloge non blinde du PCB vers afficheur	Le cable rayonne la fondamentale d'horloge	Pic d'emission ponctuel a la frequence d'horloge
Terminaison de blindage en pigtail	Blindage inefficace au-dessus de 30 MHz	Le cable devient le radiateur dominant
Quartz sans anneau de garde, routage proche	Harmoniques de quartz couplees aux pistes adjacentes	Emissions ponctuelles a chaque harmonique de quartz
SSC active sur un PHY aval non tolerant	Perte de lien ou corruption de donnees	Pire que le pic CEM qu'il devait corriger
Plan d'alimentation en couche 2 a la place de GND	Les pistes du dessus referencent un plan bruite	Hausse large bande des emissions de 6 a 10 dB

Pour aller plus loin

Emissions rayonnees: comment les choix de conception de cette page sont mesures sous CISPR 32
IEC 61000-4-3 immunite RF rayonnee: l'essai miroir, ou la carte doit survivre a la RF entrante
IEC 61000-4-6 immunite RF conduite: injection cable en mode commun et consequences PCB
ESD IEC 61000-4-2: forme d'onde et methode d'essai qui dictent la conception des points d'entree ESD
Precompliance en cellule TEM et sondes de champ proche: outils de mise au point qui revelent ces pieges avant le laboratoire formel
Glossaire: definitions de f_knee, ESL, SRF, capacite plan-pair, SSC, TVS, self de mode commun

Voir aussi

Sources & références

Henry W. Ott, Electromagnetic Compatibility Engineering (2009), Wiley , Wiley onlinelibrary.wiley.com/doi/book/10.1002/9780470508510
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